VVDD (VDD 0) vsource dc=pvdd
VVDDLOW (vddLow 0) vsource dc = pvddlow
VGND (GND 0) vsource dc = 0

a0 (A\<0\> 0) vsource type=pulse val0=pvdd val1=0 rise=prise fall=pfall \
    width=pwidth period=pper delay=0
a6 (A\<6\> 0) vsource dc = A6
a5 (A\<5\> 0) vsource dc = A5
a4 (A\<4\> 0) vsource dc = A4
a3 (A\<3\> 0) vsource dc = A3
a2 (A\<2\> 0) vsource dc = A2
a1 (A\<1\> 0) vsource dc = A1
a7 (A\<7\> 0) vsource dc = A7
b7 (B\<7\> 0) vsource dc = B7
b6 (B\<6\> 0) vsource dc = B6
b5 (B\<5\> 0) vsource dc = B5
b4 (B\<4\> 0) vsource dc = B4
b3 (B\<3\> 0) vsource dc = B3
b2 (B\<2\> 0) vsource dc = B2
b1 (B\<1\> 0) vsource dc = B1
b0 (B\<0\> 0) vsource dc = B0

d6 (den\<6\> 0) vsource dc = den6
d5 (den\<5\> 0) vsource dc = den5
d4 (den\<4\> 0) vsource dc = den4
d3 (den\<3\> 0) vsource dc = den3
d2 (den\<2\> 0) vsource dc = den2
d1 (den\<1\> 0) vsource dc = den1

// Library name: 8bPABAIM
// Cell name: AND
// View name: schematic
subckt AND A B VDD VSS out
    M4 (out net199 VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M0 (net199 A net183 VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (net183 B VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (out net199 VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n
    M1 (net199 A VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M2 (net199 B VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends AND
// End of subcircuit definition.

// Library name: 8bitArrayMultiplier
// Cell name: HA
// View name: schematic
subckt HA A B YC YS gnd vdd
    M2 (vdd a_2_74\# YC vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M6 (YS a_41_74\# vdd vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (a_41_74\# a_2_74\# vdd vdd) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M4 (a_49_54\# B a_41_74\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M5 (vdd A a_49_54\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (a_2_74\# B vdd vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M0 (vdd A a_2_74\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M9 (gnd a_2_74\# YC gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M13 (YS a_41_74\# gnd gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M10 (a_38_6\# a_2_74\# gnd gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M11 (a_41_74\# B a_38_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M12 (a_38_6\# A a_41_74\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M8 (a_2_74\# B a_9_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M7 (a_9_6\# A gnd gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends HA
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: 2bitMultiplier
// View name: schematic
subckt _sub9 A\<1\> A\<0\> B\<1\> B\<0\> GND P\<3\> P\<2\> P\<1\> P\<0\> \
        VDD
    I3 (A\<1\> B\<1\> VDD GND A1B1) AND
    I2 (A\<0\> B\<0\> VDD GND P\<0\>) AND
    I1 (A\<1\> B\<0\> VDD GND A1B0) AND
    I0 (A\<0\> B\<1\> VDD GND A0B1) AND
    I16 (A0B1 A1B0 C0 P\<1\> GND VDD) HA
    I12 (A1B1 C0 P\<3\> P\<2\> GND VDD) HA
ends _sub9
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: FooterNMOS
// View name: schematic
subckt FooterNMOS GND P\<11\> P\<10\> P\<9\> P\<8\> P\<15\> P\<14\> \
        P\<13\> P\<12\> P\<3\> P\<2\> P\<1\> P\<0\> P\<7\> P\<6\> P\<5\> \
        P\<4\> en
    M14 (P\<13\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M8 (P\<9\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M10 (P\<1\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (P\<5\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M15 (P\<12\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M7 (P\<8\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M11 (P\<0\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (P\<4\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M16 (P\<15\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M6 (P\<11\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (P\<7\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (P\<3\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M13 (P\<14\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M12 (P\<10\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M9 (P\<2\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 ad=2.205e-14 \
        ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M2 (P\<6\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 ad=2.205e-14 \
        ps=580.0n pd=580.0n ld=105n ls=105n m=3
ends FooterNMOS
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: NOR
// View name: schematic
subckt NOR A B VDD VSS out
    M3 (out B VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M0 (out A VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M2 (net20 B VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (out A net20 VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends NOR
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: ZeroDetector
// View name: schematic
subckt ZeroDetector B\<7\> B\<6\> B\<5\> B\<4\> B\<3\> B\<2\> B\<1\> \
        B\<0\> GND VDD en\<4\> en\<3\> en\<2\> en\<1\>
    I3 (B\<6\> B\<7\> VDD GND en\<4\>) NOR
    I2 (B\<4\> B\<5\> VDD GND en\<3\>) NOR
    I1 (B\<2\> B\<3\> VDD GND en\<2\>) NOR
    I0 (B\<0\> B\<1\> VDD GND en\<1\>) NOR
ends ZeroDetector
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: 2-inputORGate
// View name: schematic
subckt _sub0 A B VDD VSS out
    M4 (out net036 VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (net036 B VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M0 (net036 A VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (out net036 VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M2 (net38 B VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (net036 A net38 VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends _sub0
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: FooterNMOS_Row1
// View name: schematic
subckt FooterNMOS_Row1 GND P\<11\> P\<10\> P\<9\> P\<8\> P\<15\> P\<14\> \
        P\<13\> P\<12\> P\<3\> P\<2\> P\<1\> P\<0\> P\<7\> P\<6\> P\<5\> \
        P\<4\> VDD ctrl1 ctrl2 ctrl3 den1 den3 den6 en
    M14 (P\<13\> ctrl3 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M8 (P\<9\> ctrl2 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M10 (P\<1\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (P\<5\> ctrl1 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M15 (P\<12\> ctrl3 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M7 (P\<8\> ctrl2 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M11 (P\<0\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (P\<4\> ctrl1 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M16 (P\<15\> ctrl3 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M6 (P\<11\> ctrl2 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M5 (P\<7\> ctrl1 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (P\<3\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M13 (P\<14\> ctrl3 GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M12 (P\<10\> ctrl2 GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M9 (P\<2\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 ad=2.205e-14 \
        ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M2 (P\<6\> ctrl1 GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    I2 (en den1 VDD GND ctrl3) _sub0
    I1 (en den3 VDD GND ctrl2) _sub0
    I0 (en den6 VDD GND ctrl1) _sub0
ends FooterNMOS_Row1
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: FooterNMOS_Row2
// View name: schematic
subckt FooterNMOS_Row2 GND P\<11\> P\<10\> P\<9\> P\<8\> P\<15\> P\<14\> \
        P\<13\> P\<12\> P\<3\> P\<2\> P\<1\> P\<0\> P\<7\> P\<6\> P\<5\> \
        P\<4\> VDD ctrl4 ctrl5 den2 den5 en
    M14 (P\<13\> ctrl5 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M8 (P\<9\> ctrl4 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M10 (P\<1\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (P\<5\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M15 (P\<12\> ctrl5 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M7 (P\<8\> ctrl4 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M11 (P\<0\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (P\<4\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M16 (P\<15\> ctrl5 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M6 (P\<11\> ctrl4 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M5 (P\<7\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (P\<3\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M13 (P\<14\> ctrl5 GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M12 (P\<10\> ctrl4 GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M9 (P\<2\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 ad=2.205e-14 \
        ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M2 (P\<6\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 ad=2.205e-14 \
        ps=580.0n pd=580.0n ld=105n ls=105n m=3
    I2 (en den2 VDD GND ctrl5) _sub0
    I1 (en den5 VDD GND ctrl4) _sub0
ends FooterNMOS_Row2
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: FooterNMOS_Row3
// View name: schematic
subckt FooterNMOS_Row3 GND P\<11\> P\<10\> P\<9\> P\<8\> P\<15\> P\<14\> \
        P\<13\> P\<12\> P\<3\> P\<2\> P\<1\> P\<0\> P\<7\> P\<6\> P\<5\> \
        P\<4\> VDD ctrl6 den4 en
    M14 (P\<13\> ctrl6 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M8 (P\<9\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M10 (P\<1\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (P\<5\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M15 (P\<12\> ctrl6 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M7 (P\<8\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M11 (P\<0\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (P\<4\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M16 (P\<15\> ctrl6 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M6 (P\<11\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (P\<7\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (P\<3\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M13 (P\<14\> ctrl6 GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M12 (P\<10\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M9 (P\<2\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 ad=2.205e-14 \
        ps=580.0n pd=580.0n ld=105n ls=105n m=3
    M2 (P\<6\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 ad=2.205e-14 \
        ps=580.0n pd=580.0n ld=105n ls=105n m=3
    I2 (en den4 VDD GND ctrl6) _sub0
ends FooterNMOS_Row3
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: BlockMultiplier_ZeroDetector_Control
// View name: schematic
subckt BlockMultiplier_ZeroDetector_Control A\<7\> A\<6\> A\<5\> A\<4\> \
        A\<3\> A\<2\> A\<1\> A\<0\> B\<7\> B\<6\> B\<5\> B\<4\> B\<3\> \
        B\<2\> B\<1\> B\<0\> GND PP10\<3\> PP10\<2\> PP10\<1\> PP10\<0\> \
        PP11\<3\> PP11\<2\> PP11\<1\> PP11\<0\> PP12\<3\> PP12\<2\> \
        PP12\<1\> PP12\<0\> PP13\<3\> PP13\<2\> PP13\<1\> PP13\<0\> \
        PP14\<3\> PP14\<2\> PP14\<1\> PP14\<0\> PP15\<3\> PP15\<2\> \
        PP15\<1\> PP15\<0\> PP16\<3\> PP16\<2\> PP16\<1\> PP16\<0\> \
        PP1\<3\> PP1\<2\> PP1\<1\> PP1\<0\> PP2\<3\> PP2\<2\> PP2\<1\> \
        PP2\<0\> PP3\<3\> PP3\<2\> PP3\<1\> PP3\<0\> PP4\<3\> PP4\<2\> \
        PP4\<1\> PP4\<0\> PP5\<3\> PP5\<2\> PP5\<1\> PP5\<0\> PP6\<3\> \
        PP6\<2\> PP6\<1\> PP6\<0\> PP7\<3\> PP7\<2\> PP7\<1\> PP7\<0\> \
        PP8\<3\> PP8\<2\> PP8\<1\> PP8\<0\> PP9\<3\> PP9\<2\> PP9\<1\> \
        PP9\<0\> VDD ctrl\<6\> ctrl\<5\> ctrl\<4\> ctrl\<3\> ctrl\<2\> \
        den\<6\> den\<5\> den\<4\> den\<3\> den\<2\> den\<1\>
    I64 (A\<1\> A\<0\> B\<3\> B\<2\> GND PP15\<3\> PP15\<2\> PP15\<1\> \
        PP15\<0\> net0129) _sub9
    I65 (A\<1\> A\<0\> B\<1\> B\<0\> GND PP16\<3\> PP16\<2\> PP16\<1\> \
        PP16\<0\> net087) _sub9
    I3 (A\<1\> A\<0\> B\<7\> B\<6\> GND PP10\<3\> PP10\<2\> PP10\<1\> \
        PP10\<0\> net0149) _sub9
    I15 (A\<7\> A\<6\> B\<7\> B\<6\> GND PP1\<3\> PP1\<2\> PP1\<1\> \
        PP1\<0\> net0149) _sub9
    I56 (A\<5\> A\<4\> B\<1\> B\<0\> GND PP11\<3\> PP11\<2\> PP11\<1\> \
        PP11\<0\> net0102) _sub9
    I10 (A\<5\> A\<4\> B\<3\> B\<2\> GND PP8\<3\> PP8\<2\> PP8\<1\> \
        PP8\<0\> net0137) _sub9
    I62 (A\<1\> A\<0\> B\<5\> B\<4\> GND PP13\<3\> PP13\<2\> PP13\<1\> \
        PP13\<0\> net52) _sub9
    I63 (A\<3\> A\<2\> B\<1\> B\<0\> GND PP14\<3\> PP14\<2\> PP14\<1\> \
        PP14\<0\> net0117) _sub9
    I5 (A\<3\> A\<2\> B\<5\> B\<4\> GND PP9\<3\> PP9\<2\> PP9\<1\> \
        PP9\<0\> net057) _sub9
    I9 (A\<5\> A\<4\> B\<5\> B\<4\> GND PP5\<3\> PP5\<2\> PP5\<1\> \
        PP5\<0\> net057) _sub9
    I4 (A\<3\> A\<2\> B\<7\> B\<6\> GND PP6\<3\> PP6\<2\> PP6\<1\> \
        PP6\<0\> net0149) _sub9
    I14 (A\<7\> A\<6\> B\<5\> B\<4\> GND PP2\<3\> PP2\<2\> PP2\<1\> \
        PP2\<0\> net057) _sub9
    I13 (A\<7\> A\<6\> B\<3\> B\<2\> GND PP4\<3\> PP4\<2\> PP4\<1\> \
        PP4\<0\> net0137) _sub9
    I12 (A\<7\> A\<6\> B\<1\> B\<0\> GND PP7\<3\> PP7\<2\> PP7\<1\> \
        PP7\<0\> net0147) _sub9
    I61 (A\<3\> A\<2\> B\<3\> B\<2\> GND PP12\<3\> PP12\<2\> PP12\<1\> \
        PP12\<0\> net0152) _sub9
    I8 (A\<5\> A\<4\> B\<7\> B\<6\> GND PP3\<3\> PP3\<2\> PP3\<1\> \
        PP3\<0\> net0149) _sub9
    M9 (net52 ctrl\<4\> VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1 degradation=no
    M8 (net0129 ctrl\<2\> VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1 degradation=no
    M7 (net0152 ctrl\<5\> VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1 degradation=no
    M6 (net087 ctrl\<1\> VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1 degradation=no
    M5 (net0117 ctrl\<3\> VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1 degradation=no
    M4 (net0102 ctrl\<6\> VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1 degradation=no
    M3 (net0147 en\<1\> VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1 degradation=no
    M2 (net0137 en\<2\> VDD VDD) PMOS_VTL w=90n l=50n as=1.89e-14 \
        ad=1.26e-14 ps=600n pd=280.0n ld=105n ls=105n m=2 degradation=no
    M1 (net057 en\<3\> VDD VDD) PMOS_VTL w=90n l=50n as=2.205e-14 \
        ad=2.205e-14 ps=580.0n pd=580.0n ld=105n ls=105n m=3 \
        degradation=no
    M0 (net0149 en\<4\> VDD VDD) PMOS_VTL w=90n l=50n as=3.15e-14 \
        ad=2.52e-14 ps=880.0n pd=560.0n ld=105n ls=105n m=4 degradation=no
    I1 (GND PP6\<3\> PP6\<2\> PP6\<1\> PP6\<0\> PP10\<3\> PP10\<2\> \
        PP10\<1\> PP10\<0\> PP1\<3\> PP1\<2\> PP1\<1\> PP1\<0\> PP3\<3\> \
        PP3\<2\> PP3\<1\> PP3\<0\> en\<4\>) FooterNMOS
    I11 (B\<7\> B\<6\> B\<5\> B\<4\> B\<3\> B\<2\> B\<1\> B\<0\> GND VDD \
        en\<4\> en\<3\> en\<2\> en\<1\>) ZeroDetector
    I16 (GND PP14\<3\> PP14\<2\> PP14\<1\> PP14\<0\> PP16\<3\> PP16\<2\> \
        PP16\<1\> PP16\<0\> PP7\<3\> PP7\<2\> PP7\<1\> PP7\<0\> PP11\<3\> \
        PP11\<2\> PP11\<1\> PP11\<0\> VDD ctrl\<6\> ctrl\<3\> ctrl\<1\> \
        den\<1\> den\<3\> den\<6\> en\<1\>) FooterNMOS_Row1
    I17 (GND PP12\<3\> PP12\<2\> PP12\<1\> PP12\<0\> PP15\<3\> PP15\<2\> \
        PP15\<1\> PP15\<0\> PP4\<3\> PP4\<2\> PP4\<1\> PP4\<0\> PP8\<3\> \
        PP8\<2\> PP8\<1\> PP8\<0\> VDD ctrl\<5\> ctrl\<2\> den\<2\> \
        den\<5\> en\<2\>) FooterNMOS_Row2
    I18 (GND PP9\<3\> PP9\<2\> PP9\<1\> PP9\<0\> PP13\<3\> PP13\<2\> \
        PP13\<1\> PP13\<0\> PP2\<3\> PP2\<2\> PP2\<1\> PP2\<0\> PP5\<3\> \
        PP5\<2\> PP5\<1\> PP5\<0\> VDD ctrl\<4\> den\<4\> en\<3\>) \
        FooterNMOS_Row3
ends BlockMultiplier_ZeroDetector_Control
// End of subcircuit definition.

// Library name: 8bitArrayMultiplier
// Cell name: FA
// View name: schematic
subckt FA A B C YC YS gnd vdd
    M22 (a_70_6\# a_25_6\# a_46_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M20 (gnd B a_46_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M26 (YS a_70_6\# gnd gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M14 (gnd A a_2_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M18 (gnd A a_33_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M21 (a_46_6\# C gnd gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M23 (a_79_6\# C a_70_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M24 (a_84_6\# B a_79_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M25 (gnd A a_84_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M27 (YC a_25_6\# gnd gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M15 (a_2_6\# B gnd gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M19 (a_46_6\# A gnd gnd) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M17 (a_33_6\# B a_25_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M16 (a_25_6\# C a_2_6\# gnd) NMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M7 (a_46_54\# C vdd vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (a_2_54\# B vdd vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (a_46_54\# A vdd vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M0 (vdd A a_2_54\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M12 (YS a_70_6\# vdd vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M8 (a_70_6\# a_25_6\# a_46_54\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M10 (a_84_46\# B a_79_46\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M11 (vdd A a_84_46\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M6 (vdd B a_46_54\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M13 (YC a_25_6\# vdd vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (vdd A a_33_54\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (a_33_54\# B a_25_6\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M2 (a_25_6\# C a_2_54\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
    M9 (a_79_46\# C a_70_6\# vdd) PMOS_VTL w=90n l=50n as=9.45e-15 \
        ad=9.45e-15 ps=300n pd=300n ld=105n ls=105n m=1
ends FA
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: 5bitAdder
// View name: schematic
subckt _sub10 A0 A1 A2 A3 A4 B0 B1 B2 B3 B4 C5 S0 S1 S2 S3 S4 VDD VSS
    I3 (B0 A0 C1 S0 VSS VDD) HA
    I16 (A4 B4 C4 C5 S4 VSS VDD) FA
    I15 (A3 B3 C3 C4 S3 VSS VDD) FA
    I14 (A2 B2 C2 C3 S2 VSS VDD) FA
    I13 (A1 B1 C1 C2 S1 VSS VDD) FA
ends _sub10
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: FooterNMOS_5bit
// View name: schematic
subckt FooterNMOS_5bit GND P\<0\> P\<1\> P\<2\> P\<3\> P\<4\> en
    M0 (P\<4\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M11 (P\<0\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M10 (P\<1\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (P\<3\> en GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M9 (P\<2\> en GND GND) NMOS_VTL w=90n l=50n as=2.205e-14 ad=2.205e-14 \
        ps=580.0n pd=580.0n ld=105n ls=105n m=3
ends FooterNMOS_5bit
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: 4BIT_ADDER
// View name: schematic
subckt _sub11 A\<3\> A\<2\> A\<1\> A\<0\> B\<3\> B\<2\> B\<1\> B\<0\> \
        S\<4\> S\<3\> S\<2\> S\<1\> S\<0\> gnd vdd
    I0 (A\<0\> B\<0\> net7 S\<0\> gnd vdd) HA
    I12 (A\<3\> B\<3\> net030 S\<4\> S\<3\> gnd vdd) FA
    I11 (A\<2\> B\<2\> net037 net030 S\<2\> gnd vdd) FA
    I10 (A\<1\> B\<1\> net7 net037 S\<1\> gnd vdd) FA
ends _sub11
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: 5BIT_Adder
// View name: schematic
subckt _sub12 A\<4\> A\<3\> A\<2\> A\<1\> A\<0\> B\<3\> B\<2\> B\<1\> \
        B\<0\> S\<4\> S\<3\> S\<2\> S\<1\> S\<0\> gnd vdd
    I5 (net20 A\<4\> net020 S\<4\> gnd vdd) HA
    I0 (A\<0\> B\<0\> net37 S\<0\> gnd vdd) HA
    I14 (A\<3\> B\<3\> net040 net20 S\<3\> gnd vdd) FA
    I13 (A\<2\> B\<2\> net047 net040 S\<2\> gnd vdd) FA
    I12 (A\<1\> B\<1\> net37 net047 S\<1\> gnd vdd) FA
ends _sub12
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: 2-inputANDGate
// View name: schematic
subckt _sub1 A B GND VDD out
    M0 (net18 A net10 GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (net10 B GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (out net18 GND GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (net18 A VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M2 (net18 B VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (out net18 VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends _sub1
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: 3-inputAND
// View name: schematic
subckt _sub2 A B C VDD VSS out
    M7 (net19 C VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (out net19 VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M2 (net19 B VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (net19 A VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M6 (net23 C VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (out net19 VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (net31 B net23 VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M0 (net19 A net31 VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends _sub2
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: DiagonalAddtion
// View name: schematic
subckt DiagonalAddtion_schematic PP10\<3\> PP10\<2\> PP10\<1\> PP10\<0\> \
        PP11\<3\> PP11\<2\> PP11\<1\> PP11\<0\> PP12\<3\> PP12\<2\> \
        PP12\<1\> PP12\<0\> PP13\<3\> PP13\<2\> PP13\<1\> PP13\<0\> \
        PP14\<3\> PP14\<2\> PP14\<1\> PP14\<0\> PP15\<3\> PP15\<2\> \
        PP15\<1\> PP15\<0\> PP2\<3\> PP2\<2\> PP2\<1\> PP2\<0\> PP3\<3\> \
        PP3\<2\> PP3\<1\> PP3\<0\> PP4\<3\> PP4\<2\> PP4\<1\> PP4\<0\> \
        PP5\<3\> PP5\<2\> PP5\<1\> PP5\<0\> PP6\<3\> PP6\<2\> PP6\<1\> \
        PP6\<0\> PP7\<3\> PP7\<2\> PP7\<1\> PP7\<0\> PP8\<3\> PP8\<2\> \
        PP8\<1\> PP8\<0\> PP9\<3\> PP9\<2\> PP9\<1\> PP9\<0\> PS1\<4\> \
        PS1\<3\> PS1\<2\> PS1\<1\> PS1\<0\> PS2\<4\> PS2\<3\> PS2\<2\> \
        PS2\<1\> PS2\<0\> PS3\<5\> PS3\<4\> PS3\<3\> PS3\<2\> PS3\<1\> \
        PS3\<0\> PS4\<4\> PS4\<3\> PS4\<2\> PS4\<1\> PS4\<0\> PS5\<4\> \
        PS5\<3\> PS5\<2\> PS5\<1\> PS5\<0\> ctrl\<6\> ctrl\<5\> ctrl\<4\> \
        ctrl\<3\> ctrl\<2\> GND lowvdd VDD
    I13 (S78\<0\> S78\<1\> S78\<2\> S78\<3\> S78\<4\> S910\<0\> S910\<1\> \
        S910\<2\> S910\<3\> S910\<4\> PS3\<5\> PS3\<0\> PS3\<1\> PS3\<2\> \
        PS3\<3\> PS3\<4\> VDD GND) _sub10
    I43 (GND PS4\<0\> PS4\<1\> PS4\<2\> PS4\<3\> PS4\<4\> en3) \
        FooterNMOS_5bit
    I41 (GND P1112\<0\> P1112\<1\> P1112\<2\> P1112\<3\> P1112\<4\> en2) \
        FooterNMOS_5bit
    I38 (GND PS5\<0\> PS5\<1\> PS5\<2\> PS5\<3\> PS5\<4\> en1) \
        FooterNMOS_5bit
    I35 (PP14\<3\> PP14\<2\> PP14\<1\> PP14\<0\> PP15\<3\> PP15\<2\> \
        PP15\<1\> PP15\<0\> PS5\<4\> PS5\<3\> PS5\<2\> PS5\<1\> PS5\<0\> \
        GND net076) _sub11
    I33 (PP11\<3\> PP11\<2\> PP11\<1\> PP11\<0\> PP12\<3\> PP12\<2\> \
        PP12\<1\> PP12\<0\> P1112\<4\> P1112\<3\> P1112\<2\> P1112\<1\> \
        P1112\<0\> GND net099) _sub11
    I31 (PP7\<3\> PP7\<2\> PP7\<1\> PP7\<0\> PP8\<3\> PP8\<2\> PP8\<1\> \
        PP8\<0\> S78\<4\> S78\<3\> S78\<2\> S78\<1\> S78\<0\> GND VDD) \
        _sub11
    I32 (PP9\<3\> PP9\<2\> PP9\<1\> PP9\<0\> PP10\<3\> PP10\<2\> PP10\<1\> \
        PP10\<0\> S910\<4\> S910\<3\> S910\<2\> S910\<1\> S910\<0\> GND \
        VDD) _sub11
    I28 (PP4\<3\> PP4\<2\> PP4\<1\> PP4\<0\> PP5\<3\> PP5\<2\> PP5\<1\> \
        PP5\<0\> PST\<4\> PST\<3\> PST\<2\> PST\<1\> PST\<0\> GND lowvdd) \
        _sub11
    I27 (PP2\<3\> PP2\<2\> PP2\<1\> PP2\<0\> PP3\<3\> PP3\<2\> PP3\<1\> \
        PP3\<0\> PS1\<4\> PS1\<3\> PS1\<2\> PS1\<1\> PS1\<0\> GND lowvdd) \
        _sub11
    I34 (P1112\<4\> P1112\<3\> P1112\<2\> P1112\<1\> P1112\<0\> PP13\<3\> \
        PP13\<2\> PP13\<1\> PP13\<0\> PS4\<4\> PS4\<3\> PS4\<2\> PS4\<1\> \
        PS4\<0\> GND net0110) _sub12
    I30 (PST\<4\> PST\<3\> PST\<2\> PST\<1\> PST\<0\> PP6\<3\> PP6\<2\> \
        PP6\<1\> PP6\<0\> PS2\<4\> PS2\<3\> PS2\<2\> PS2\<1\> PS2\<0\> GND \
        lowvdd) _sub12
    M3 (net0110 en3 lowvdd lowvdd) PMOS_VTL w=90n l=50n as=3.465e-14 \
        ad=3.465e-14 ps=860.0n pd=860.0n ld=105n ls=105n m=5
    M1 (net099 en2 lowvdd lowvdd) PMOS_VTL w=90n l=50n as=3.15e-14 \
        ad=2.52e-14 ps=880.0n pd=560.0n ld=105n ls=105n m=4
    M0 (net076 en1 lowvdd lowvdd) PMOS_VTL w=90n l=50n as=3.15e-14 \
        ad=2.52e-14 ps=880.0n pd=560.0n ld=105n ls=105n m=4
    I40 (ctrl\<6\> ctrl\<5\> GND lowvdd en2) _sub1
    I39 (ctrl\<2\> ctrl\<3\> GND lowvdd en1) _sub1
    I42 (ctrl\<4\> ctrl\<5\> ctrl\<6\> lowvdd GND en3) _sub2
ends DiagonalAddtion_schematic
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: inverter
// View name: schematic
subckt inverter VDD VSS in out
    M0 (out in VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (out in VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends inverter
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: TransFA
// View name: schematic
subckt TransFA A B Cin Co GND S VDD
    I2 (VDD GND Cin net10) inverter
    I1 (VDD GND net64 net14) inverter
    I0 (VDD GND A net18) inverter
    M11 (net10 net14 S VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M8 (Cin net64 S VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M7 (Cin net14 Co VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (B net64 Co VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M3 (net64 A B VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M0 (net64 B A VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M10 (net10 net64 S GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M9 (Cin net14 S GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M6 (Cin net64 Co GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (B net14 Co GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M2 (net64 net18 B GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (net64 B net18 GND) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends TransFA
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: 2bitAdder
// View name: schematic
subckt _sub13 A0 A1 B0 B1 C S0 S1 VDD GND
    I0 (B0 A0 net20 S0 GND VDD) HA
    I5 (A1 B1 net20 C GND S1 VDD) TransFA
ends _sub13
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: MisalignedParallelAddition
// View name: schematic
subckt MisalignedParallelAddition_schematic CA\<15\> CA\<14\> CA\<13\> \
        CA\<12\> CA\<11\> CA\<10\> CA\<9\> CA\<8\> CA\<7\> CA\<6\> CA\<5\> \
        CA\<4\> CA\<3\> CA\<2\> CA\<1\> CA\<0\> CO\<15\> CO\<14\> CO\<13\> \
        CO\<12\> CO\<11\> CO\<10\> CO\<9\> CO\<8\> CO\<7\> CO\<6\> CO\<5\> \
        CO\<4\> CO\<3\> CO\<2\> CO\<1\> CO\<0\> PS0\<3\> PS0\<2\> PS0\<1\> \
        PS0\<0\> PS1\<4\> PS1\<3\> PS1\<2\> PS1\<1\> PS1\<0\> PS2\<4\> \
        PS2\<3\> PS2\<2\> PS2\<1\> PS2\<0\> PS3\<5\> PS3\<4\> PS3\<3\> \
        PS3\<2\> PS3\<1\> PS3\<0\> PS4\<4\> PS4\<3\> PS4\<2\> PS4\<1\> \
        PS4\<0\> PS5\<4\> PS5\<3\> PS5\<2\> PS5\<1\> PS5\<0\> PS6\<3\> \
        PS6\<2\> PS6\<1\> PS6\<0\> SA\<15\> SA\<14\> SA\<13\> SA\<12\> \
        SA\<11\> SA\<10\> SA\<9\> SA\<8\> SA\<7\> SA\<6\> SA\<5\> SA\<4\> \
        SA\<3\> SA\<2\> SA\<1\> SA\<0\> GND lowvdd VDD
    I5 (PS5\<0\> PS5\<1\> PS6\<2\> PS6\<3\> CA\<4\> SA\<2\> SA\<3\> lowvdd \
        GND) _sub13
    I4 (PS4\<0\> PS4\<1\> PS5\<2\> PS5\<3\> CA\<6\> SA\<4\> SA\<5\> lowvdd \
        GND) _sub13
    I3 (PS2\<0\> PS2\<1\> PS3\<2\> PS3\<3\> CA\<10\> SA\<8\> SA\<9\> VDD \
        GND) _sub13
    I2 (PS3\<0\> PS3\<1\> PS4\<2\> PS4\<3\> CA\<8\> SA\<6\> SA\<7\> VDD \
        GND) _sub13
    I1 (PS1\<0\> PS1\<1\> PS2\<2\> PS2\<3\> CA\<12\> SA\<10\> SA\<11\> \
        lowvdd GND) _sub13
    I0 (PS0\<0\> PS0\<1\> PS1\<2\> PS1\<3\> CA\<14\> SA\<12\> SA\<13\> \
        lowvdd GND) _sub13
    I35 (PS6\<0\> SA\<0\>) iprobe
    I34 (PS6\<1\> SA\<1\>) iprobe
    I33 (PS0\<3\> SA\<15\>) iprobe
    I32 (PS0\<2\> SA\<14\>) iprobe
    I31 (gnd CA\<0\>) iprobe
    I30 (gnd CA\<1\>) iprobe
    I29 (gnd CA\<7\>) iprobe
    I28 (gnd CA\<5\>) iprobe
    I27 (gnd CA\<3\>) iprobe
    I26 (gnd CA\<2\>) iprobe
    I25 (gnd CA\<9\>) iprobe
    I24 (gnd CA\<11\>) iprobe
    I23 (gnd CA\<13\>) iprobe
    I22 (gnd CA\<15\>) iprobe
    I21 (PS5\<4\> CO\<6\>) iprobe
    I20 (PS4\<4\> CO\<8\>) iprobe
    I19 (PS3\<5\> CO\<11\>) iprobe
    I18 (PS2\<4\> CO\<12\>) iprobe
    I17 (PS3\<4\> CO\<10\>) iprobe
    I16 (gnd CO\<15\>) iprobe
    I15 (gnd CO\<1\>) iprobe
    I14 (gnd CO\<0\>) iprobe
    I13 (gnd CO\<5\>) iprobe
    I12 (gnd CO\<4\>) iprobe
    I11 (gnd CO\<2\>) iprobe
    I10 (gnd CO\<3\>) iprobe
    I9 (gnd CO\<9\>) iprobe
    I8 (gnd CO\<7\>) iprobe
    I7 (gnd CO\<13\>) iprobe
    I6 (PS1\<4\> CO\<14\>) iprobe
ends MisalignedParallelAddition_schematic
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: 3BIT_OR
// View name: schematic
subckt _sub14 A B C OUT VDD VSS
    M3 (net36 C VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M6 (OUT net36 VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M5 (net36 A VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M4 (net36 B VSS VSS) NMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M2 (net36 C net59 VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M0 (net55 A VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M1 (net59 B net55 VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
    M7 (OUT net36 VDD VDD) PMOS_VTL w=90n l=50n as=9.45e-15 ad=9.45e-15 \
        ps=300n pd=300n ld=105n ls=105n m=1
ends _sub14
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: 11bitRCA
// View name: schematic
subckt _sub15 CV\<15\> CV\<14\> CV\<13\> CV\<12\> CV\<11\> CV\<10\> \
        CV\<9\> CV\<8\> CV\<7\> CV\<6\> CV\<5\> CV\<4\> CV\<3\> CV\<2\> \
        CV\<1\> CV\<0\> P\<15\> P\<14\> P\<13\> P\<12\> P\<11\> P\<10\> \
        P\<9\> P\<8\> P\<7\> P\<6\> P\<5\> P\<4\> P\<3\> P\<2\> P\<1\> \
        P\<0\> SV\<15\> SV\<14\> SV\<13\> SV\<12\> SV\<11\> SV\<10\> \
        SV\<9\> SV\<8\> SV\<7\> SV\<6\> SV\<5\> SV\<4\> SV\<3\> SV\<2\> \
        SV\<1\> SV\<0\> gnd vdd
    I29 (SV\<15\> CV\<15\> net9 P\<15\> vdd gnd) _sub14
    I2 (CV\<5\> SV\<5\> net79 P\<5\> gnd vdd) HA
    I16 (SV\<1\> P\<1\>) iprobe
    I15 (SV\<0\> P\<0\>) iprobe
    I14 (SV\<2\> P\<2\>) iprobe
    I13 (SV\<3\> P\<3\>) iprobe
    I28 (SV\<4\> P\<4\>) iprobe
    I39 (SV\<6\> CV\<6\> net79 net0124 P\<6\> gnd vdd) FA
    I40 (SV\<7\> CV\<7\> net0124 net0117 P\<7\> gnd vdd) FA
    I44 (SV\<11\> CV\<11\> net096 net089 P\<11\> gnd vdd) FA
    I43 (SV\<10\> CV\<10\> net0103 net096 P\<10\> gnd vdd) FA
    I42 (SV\<9\> CV\<9\> net0116 net0103 P\<9\> gnd vdd) FA
    I41 (SV\<8\> CV\<8\> net0117 net0116 P\<8\> gnd vdd) FA
    I45 (SV\<12\> CV\<12\> net089 net088 P\<12\> gnd vdd) FA
    I46 (SV\<13\> CV\<13\> net088 net075 P\<13\> gnd vdd) FA
    I47 (SV\<14\> CV\<14\> net075 net9 P\<14\> gnd vdd) FA
ends _sub15
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: CSA3TO2_OPTMIZED
// View name: schematic
subckt CSA3TO2_OPTMIZED CA\<15\> CA\<14\> CA\<13\> CA\<12\> CA\<11\> \
        CA\<10\> CA\<9\> CA\<8\> CA\<7\> CA\<6\> CA\<5\> CA\<4\> CA\<3\> \
        CA\<2\> CA\<1\> CA\<0\> CO\<15\> CO\<14\> CO\<13\> CO\<12\> \
        CO\<11\> CO\<10\> CO\<9\> CO\<8\> CO\<7\> CO\<6\> CO\<5\> CO\<4\> \
        CO\<3\> CO\<2\> CO\<1\> CO\<0\> CV\<15\> CV\<14\> CV\<13\> \
        CV\<12\> CV\<11\> CV\<10\> CV\<9\> CV\<8\> CV\<7\> CV\<6\> CV\<5\> \
        CV\<4\> CV\<3\> CV\<2\> CV\<1\> CV\<0\> SA\<15\> SA\<14\> SA\<13\> \
        SA\<12\> SA\<11\> SA\<10\> SA\<9\> SA\<8\> SA\<7\> SA\<6\> SA\<5\> \
        SA\<4\> SA\<3\> SA\<2\> SA\<1\> SA\<0\> SV\<15\> SV\<14\> SV\<13\> \
        SV\<12\> SV\<11\> SV\<10\> SV\<9\> SV\<8\> SV\<7\> SV\<6\> SV\<5\> \
        SV\<4\> SV\<3\> SV\<2\> SV\<1\> SV\<0\> gnd vdd
    I36 (SA\<6\> CA\<6\> CO\<6\> CV\<7\> SV\<6\> gnd vdd) FA
    I9 (CO\<11\> SA\<11\> CV\<12\> SV\<11\> gnd vdd) HA
    I8 (CA\<4\> SA\<4\> CV\<5\> SV\<4\> gnd vdd) HA
    I17 (gnd CV\<10\>) iprobe
    I16 (gnd CV\<14\>) iprobe
    I15 (gnd CV\<8\>) iprobe
    I14 (gnd CV\<6\>) iprobe
    I13 (SA\<7\> SV\<7\>) iprobe
    I12 (SA\<5\> SV\<5\>) iprobe
    I11 (SA\<9\> SV\<9\>) iprobe
    I10 (SA\<13\> SV\<13\>) iprobe
    I29 (gnd CV\<4\>) iprobe
    I28 (gnd CV\<3\>) iprobe
    I27 (gnd CV\<1\>) iprobe
    I26 (gnd CV\<2\>) iprobe
    I25 (gnd CV\<0\>) iprobe
    I24 (SA\<0\> SV\<0\>) iprobe
    I23 (SA\<2\> SV\<2\>) iprobe
    I22 (SA\<1\> SV\<1\>) iprobe
    I21 (SA\<3\> SV\<3\>) iprobe
    I20 (SA\<15\> SV\<15\>) iprobe
    I42 (SA\<10\> CO\<10\> CA\<10\> CV\<11\> gnd SV\<10\> vdd) TransFA
    I44 (SA\<14\> CO\<14\> CA\<14\> CV\<15\> gnd SV\<14\> vdd) TransFA
    I43 (SA\<12\> CO\<12\> CA\<12\> CV\<13\> gnd SV\<12\> vdd) TransFA
    I41 (SA\<8\> CO\<8\> CA\<8\> CV\<9\> gnd SV\<8\> vdd) TransFA
ends CSA3TO2_OPTMIZED
// End of subcircuit definition.

// Library name: 8bPABAIM
// Cell name: FinalStageAccumulation
// View name: schematic
subckt FinalStageAccumulation CA\<15\> CA\<14\> CA\<13\> CA\<12\> CA\<11\> \
        CA\<10\> CA\<9\> CA\<8\> CA\<7\> CA\<6\> CA\<5\> CA\<4\> CA\<3\> \
        CA\<2\> CA\<1\> CA\<0\> CO\<15\> CO\<14\> CO\<13\> CO\<12\> \
        CO\<11\> CO\<10\> CO\<9\> CO\<8\> CO\<7\> CO\<6\> CO\<5\> CO\<4\> \
        CO\<3\> CO\<2\> CO\<1\> CO\<0\> P\<15\> P\<14\> P\<13\> P\<12\> \
        P\<11\> P\<10\> P\<9\> P\<8\> P\<7\> P\<6\> P\<5\> P\<4\> P\<3\> \
        P\<2\> P\<1\> P\<0\> SA\<15\> SA\<14\> SA\<13\> SA\<12\> SA\<11\> \
        SA\<10\> SA\<9\> SA\<8\> SA\<7\> SA\<6\> SA\<5\> SA\<4\> SA\<3\> \
        SA\<2\> SA\<1\> SA\<0\> gnd vdd
    I2 (CV\<15\> CV\<14\> CV\<13\> CV\<12\> CV\<11\> CV\<10\> CV\<9\> \
        CV\<8\> CV\<7\> CV\<6\> CV\<5\> CV\<4\> CV\<3\> CV\<2\> CV\<1\> \
        CV\<0\> P\<15\> P\<14\> P\<13\> P\<12\> P\<11\> P\<10\> P\<9\> \
        P\<8\> P\<7\> P\<6\> P\<5\> P\<4\> P\<3\> P\<2\> P\<1\> P\<0\> \
        SV\<15\> SV\<14\> SV\<13\> SV\<12\> SV\<11\> SV\<10\> SV\<9\> \
        SV\<8\> SV\<7\> SV\<6\> SV\<5\> SV\<4\> SV\<3\> SV\<2\> SV\<1\> \
        SV\<0\> gnd vdd) _sub15
    I5 (CA\<15\> CA\<14\> CA\<13\> CA\<12\> CA\<11\> CA\<10\> CA\<9\> \
        CA\<8\> CA\<7\> CA\<6\> CA\<5\> CA\<4\> CA\<3\> CA\<2\> CA\<1\> \
        CA\<0\> CO\<15\> CO\<14\> CO\<13\> CO\<12\> CO\<11\> CO\<10\> \
        CO\<9\> CO\<8\> CO\<7\> CO\<6\> CO\<5\> CO\<4\> CO\<3\> CO\<2\> \
        CO\<1\> CO\<0\> CV\<15\> CV\<14\> CV\<13\> CV\<12\> CV\<11\> \
        CV\<10\> CV\<9\> CV\<8\> CV\<7\> CV\<6\> CV\<5\> CV\<4\> CV\<3\> \
        CV\<2\> CV\<1\> CV\<0\> SA\<15\> SA\<14\> SA\<13\> SA\<12\> \
        SA\<11\> SA\<10\> SA\<9\> SA\<8\> SA\<7\> SA\<6\> SA\<5\> SA\<4\> \
        SA\<3\> SA\<2\> SA\<1\> SA\<0\> SV\<15\> SV\<14\> SV\<13\> \
        SV\<12\> SV\<11\> SV\<10\> SV\<9\> SV\<8\> SV\<7\> SV\<6\> SV\<5\> \
        SV\<4\> SV\<3\> SV\<2\> SV\<1\> SV\<0\> gnd vdd) CSA3TO2_OPTMIZED
ends FinalStageAccumulation
// End of subcircuit definition.

// Library name: 8bitlowpowerMultiplier
// Cell name: 8bPABAIM_Updated
// View name: schematic
I1 (A\<7\> A\<6\> A\<5\> A\<4\> A\<3\> A\<2\> A\<1\> A\<0\> B\<7\> B\<6\> \
        B\<5\> B\<4\> B\<3\> B\<2\> B\<1\> B\<0\> GND PP10\<3\> PP10\<2\> \
        PP10\<1\> PP10\<0\> PP11\<3\> PP11\<2\> PP11\<1\> PP11\<0\> \
        PP12\<3\> PP12\<2\> PP12\<1\> PP12\<0\> PP13\<3\> PP13\<2\> \
        PP13\<1\> PP13\<0\> PP14\<3\> PP14\<2\> PP14\<1\> PP14\<0\> \
        PP15\<3\> PP15\<2\> PP15\<1\> PP15\<0\> PS6\<3\> PS6\<2\> PS6\<1\> \
        PS6\<0\> PS0\<3\> PS0\<2\> PS0\<1\> PS0\<0\> PP2\<3\> PP2\<2\> \
        PP2\<1\> PP2\<0\> PP3\<3\> PP3\<2\> PP3\<1\> PP3\<0\> PP4\<3\> \
        PP4\<2\> PP4\<1\> PP4\<0\> PP5\<3\> PP5\<2\> PP5\<1\> PP5\<0\> \
        PP6\<3\> PP6\<2\> PP6\<1\> PP6\<0\> PP7\<3\> PP7\<2\> PP7\<1\> \
        PP7\<0\> PP8\<3\> PP8\<2\> PP8\<1\> PP8\<0\> PP9\<3\> PP9\<2\> \
        PP9\<1\> PP9\<0\> VDD ctrl\<6\> ctrl\<5\> ctrl\<4\> ctrl\<3\> \
        ctrl\<2\> den\<6\> den\<5\> den\<4\> den\<3\> den\<2\> den\<1\>) \
        BlockMultiplier_ZeroDetector_Control
I2 (PP10\<3\> PP10\<2\> PP10\<1\> PP10\<0\> PP11\<3\> PP11\<2\> PP11\<1\> \
        PP11\<0\> PP12\<3\> PP12\<2\> PP12\<1\> PP12\<0\> PP13\<3\> \
        PP13\<2\> PP13\<1\> PP13\<0\> PP14\<3\> PP14\<2\> PP14\<1\> \
        PP14\<0\> PP15\<3\> PP15\<2\> PP15\<1\> PP15\<0\> PP2\<3\> \
        PP2\<2\> PP2\<1\> PP2\<0\> PP3\<3\> PP3\<2\> PP3\<1\> PP3\<0\> \
        PP4\<3\> PP4\<2\> PP4\<1\> PP4\<0\> PP5\<3\> PP5\<2\> PP5\<1\> \
        PP5\<0\> PP6\<3\> PP6\<2\> PP6\<1\> PP6\<0\> PP7\<3\> PP7\<2\> \
        PP7\<1\> PP7\<0\> PP8\<3\> PP8\<2\> PP8\<1\> PP8\<0\> PP9\<3\> \
        PP9\<2\> PP9\<1\> PP9\<0\> PS1\<4\> PS1\<3\> PS1\<2\> PS1\<1\> \
        PS1\<0\> PS2\<4\> PS2\<3\> PS2\<2\> PS2\<1\> PS2\<0\> PS3\<5\> \
        PS3\<4\> PS3\<3\> PS3\<2\> PS3\<1\> PS3\<0\> PS4\<4\> PS4\<3\> \
        PS4\<2\> PS4\<1\> PS4\<0\> PS5\<4\> PS5\<3\> PS5\<2\> PS5\<1\> \
        PS5\<0\> ctrl\<6\> ctrl\<5\> ctrl\<4\> ctrl\<3\> ctrl\<2\> GND \
        vddLow VDD) DiagonalAddtion_schematic
I3 (CA\<15\> CA\<14\> CA\<13\> CA\<12\> CA\<11\> CA\<10\> CA\<9\> CA\<8\> \
        CA\<7\> CA\<6\> CA\<5\> CA\<4\> CA\<3\> CA\<2\> CA\<1\> CA\<0\> \
        CO\<15\> CO\<14\> CO\<13\> CO\<12\> CO\<11\> CO\<10\> CO\<9\> \
        CO\<8\> CO\<7\> CO\<6\> CO\<5\> CO\<4\> CO\<3\> CO\<2\> CO\<1\> \
        CO\<0\> PS0\<3\> PS0\<2\> PS0\<1\> PS0\<0\> PS1\<4\> PS1\<3\> \
        PS1\<2\> PS1\<1\> PS1\<0\> PS2\<4\> PS2\<3\> PS2\<2\> PS2\<1\> \
        PS2\<0\> PS3\<5\> PS3\<4\> PS3\<3\> PS3\<2\> PS3\<1\> PS3\<0\> \
        PS4\<4\> PS4\<3\> PS4\<2\> PS4\<1\> PS4\<0\> PS5\<4\> PS5\<3\> \
        PS5\<2\> PS5\<1\> PS5\<0\> PS6\<3\> PS6\<2\> PS6\<1\> PS6\<0\> \
        SA\<15\> SA\<14\> SA\<13\> SA\<12\> SA\<11\> SA\<10\> SA\<9\> \
        SA\<8\> SA\<7\> SA\<6\> SA\<5\> SA\<4\> SA\<3\> SA\<2\> SA\<1\> \
        SA\<0\> GND vddLow VDD) MisalignedParallelAddition_schematic
I11 (CA\<15\> CA\<14\> CA\<13\> CA\<12\> CA\<11\> CA\<10\> CA\<9\> CA\<8\> \
        CA\<7\> CA\<6\> CA\<5\> CA\<4\> CA\<3\> CA\<2\> CA\<1\> CA\<0\> \
        CO\<15\> CO\<14\> CO\<13\> CO\<12\> CO\<11\> CO\<10\> CO\<9\> \
        CO\<8\> CO\<7\> CO\<6\> CO\<5\> CO\<4\> CO\<3\> CO\<2\> CO\<1\> \
        CO\<0\> P\<15\> P\<14\> P\<13\> P\<12\> P\<11\> P\<10\> P\<9\> \
        P\<8\> P\<7\> P\<6\> P\<5\> P\<4\> P\<3\> P\<2\> P\<1\> P\<0\> \
        SA\<15\> SA\<14\> SA\<13\> SA\<12\> SA\<11\> SA\<10\> SA\<9\> \
        SA\<8\> SA\<7\> SA\<6\> SA\<5\> SA\<4\> SA\<3\> SA\<2\> SA\<1\> \
        SA\<0\> GND VDD) FinalStageAccumulation


